Sistema d'adquisició de dades per a la detecció del senyal de radiació òptica transitòria
Segons les característiques de fons fort i objectiu feble en la detecció de radiació òptica transitòria, aquest article dissenya un esquema d'adquisició de dades amb FPGA com a nucli de control i processament. L'esquema adopta canals de doble filtre de fons i senyal, amplificació controlada per programa de dos nivells, que garanteix eficaçment la qualitat de l'adquisició del senyal; al mateix temps, adopta l'emmagatzematge de conversió de freqüència per a senyals objectiu, la qual cosa redueix molt els requisits d'emmagatzematge i transmissió de dades i garanteix un procés d'adquisició més consistent. precisió de mesura.
1 Composició del sistema i principi de funcionament
El sistema d'adquisició de dades es pot dividir aproximadament en tres parts: el mòdul de preprocessament, el mòdul d'emmagatzematge de mostres i el mòdul de control FPGA. El mòdul de preprocessament inclou dispositius de conversió fotoelèctrica, bancs de filtres actius i circuits amplificadors controlats per programa. El diagrama de blocs de tot el sistema es mostra a la figura 1. El circuit de conversió fotoelèctrica converteix el senyal òptic que entra al sistema en un senyal de corrent mitjançant un detector, i després el converteix en un senyal de tensió mitjançant un amplificador operacional de transimpedància. El sistema dissenya dos canals de filtrat: el fons adopta un filtrat de pas baix i el senyal adopta un filtrat de pas alt. En l'estat inicial, l'interruptor analògic selecciona el canal de fons de manera predeterminada i l'amplificador programable està configurat en el mode de fons. Després de mostrejar el senyal de fons per A/D, s'envia a FPGA per a la comparació del llindar. Quan es detecta una situació superior al llindar, l'FPGA canvia el canal de l'interruptor analògic, es selecciona el canal del filtre de pas alt i el mode de funcionament de l'amplificador controlat pel programa es selecciona com a mode de senyal. D'acord amb les característiques del senyal que és empinada al principi i lent al final, l'FPGA realitza la recollida i l'emmagatzematge de dades de manera densa i després escassa mitjançant el control coordinat d'A/D i FIFO.
2. Disseny de maquinari del sistema d'adquisició de dades
2.1 Circuit de preprocessament de l'etapa frontal
En el circuit de detecció fotoelèctrica, el fotodetector està directament relacionat amb la qualitat del rendiment del sistema. Per reduir la influència del corrent induït causat per la radiació electromagnètica ambiental, el dispositiu és adequat per a envasos ceràmics. A més, l'àrea fotosensible del detector no hauria de ser massa gran, en cas contrari augmentaran paràmetres com ara el corrent fosc, la capacitat d'unió i el temps de pujada, cosa que afectarà l'efecte de detecció. En el disseny, s'utilitza el fotodíode de silici S2387 de Japan Hamamatsu Company. El detector té les característiques d'alta sensibilitat, resposta ràpida en temps i gran rang dinàmic. El disseny del circuit adopta un mode de polarització zero, sense corrent fosc, el soroll del díode és principalment el soroll tèrmic generat per la resistència de derivació i té la millor precisió i linealitat. El filtre de pas alt i baix adopta un filtre actiu, que té una velocitat de resposta ràpida, un bon efecte de filtratge d'harmònics i pot compensar dinàmicament la potència reactiva. L'amplificador controlat per programa es compon d'un amplificador operacional integrat i un interruptor analògic. L'interruptor analògic està controlat per FPGA i es connecten diferents resistències al terminal d'entrada de l'amplificador operacional per ajustar el guany.
2.2 Circuit d'emmagatzematge de mostres
Com que el rang dinàmic del senyal objectiu és molt gran (uns 80 dB), cal seleccionar un ADC amb un ampli rang dinàmic per realitzar l'adquisició del senyal. L'adopció de 14 b ADC per mostrejar els senyals amb un rang dinàmic l'amplitud del qual varia fins a 4 ordres de magnitud pot complir els requisits d'alta sensibilitat de detecció requerits pel sistema. Tanmateix, com que tots els dispositius de conversió A/D tenen errors de precisió, l'ús de components de conversió A/D d'alta precisió com a components de conversió A/D de baixa precisió pot reduir els errors de precisió. Aquest disseny utilitza 16 bAD976A de l'empresa ADI. Convertidor A/D d'aproximació successiva AD976A de baix consum 16 b, la velocitat de conversió és de 200 KSPS, pot triar una font d'alimentació de referència interna o externa de 2,5 V. AD976 permet sortir 16 b en paral·lel alhora, i pot sortir en forma de dos 8 b. Per tal d'estalviar pins en el disseny, s'adopten sortides duals de 8 b.
Per garantir la transmissió precisa de dades entre diferents dominis de rellotge, la memòria cau de dades utilitza un FIFO asíncron. El FIFO asíncron té les característiques d'alta velocitat i bona fiabilitat, i pot evitar el mostreig incorrecte de dades a causa de les diferències de fase entre diferents rellotges. L'IDT7204 adoptat en el disseny és un xip de memòria cau de memòria de doble port CMOS 4 096 × 9 b de la sèrie IDT72XX. Els punters interns de lectura i escriptura es llegeixen i s'escriuen sobre la base del primer en entrar, primer en sortir, i el rellotge d'escriptura W i el rellotge de lectura R es proporcionen externament; la bandera plena () i la bandera buida () controlen el desbordament de dades i la lectura buida, i escriuen quan la memòria de simulació està plena. Pot ampliar fàcilment qualsevol profunditat i longitud de paraula.
